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任务23：SystemVerilog Assertion Sequence

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任务24：SystemVerilog Assertion Property

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任务25：lab6讲解

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任务26：UVM-OOP

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任务27：UVM-components 介绍、讲解

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任务28：UVM-testbench architecture

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任务29：UVM-TB components 讲解

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任务3：ASIC功能验证SVTB

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任务30：UVM-objection 管理讲解

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任务31：uvm_sequence_item property and methods 讲解

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