任务21：SystemVerilog Assertion Summary
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任务22：lab5讲解
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任务23：SystemVerilog Assertion Sequence
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任务24：SystemVerilog Assertion Property
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任务25：lab6讲解
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任务26：UVM-OOP
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任务27：UVM-components 介绍、讲解
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任务19：lab3和lab4的讲解
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任务2：ASIC功能验证Verilog TB续
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任务20：SystemVerilog Coverage
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